Experimentos em síntese de alto nível orientada à minimização de área e potência

O desenvolvimento de CIs complexos representa alto custo de engenharia devido à quantidade de horas consumidas em projeto. O projeto e a fabricação de “Application Specific Integrated Circuits” (ASIC) foi impulsionada pelo advento das Linguagens de Descrição de Hardware (HDL) e de ferramentas de síntese lógica. Entretanto, devido à crescente demanda por CIs, mesmo os ganhos em produtividade obtidos ao utilizar HDL já não são suficientes, abrindo espaço para adoção de High Level Sinthesys (HLS), uma vez que sua adoção representa grandes ganhos em tempo de desenvolvimento (COMPANHIA4HLS, 2018). Este trabalho trata de técnicas de otimização de área e de redução de consumo elétrico, visando a implementação em FPGA e CMOS Standard Cells. São revisadas técnicas como clock gating, power gating e frequency scaling juntamente com as principais técnicas destinadas à redução de área, sendo abordado o compartilhamento de recursos de hardware e uso de módulos/núcleos especializados de alta performance. A pesquisa desta Dissertação é direcionada à aplicação destes conceitos em exploração de ferramentas HLS acadêmicas e comerciais, realizando comparação entre os resultados obtidos através de HLS e codificação manual diretamente em HDL. Para base de comparação, são selecionados 3 grupos de circuitos: uma ULA 16 bits, filtros de Resposta ao Impulso Finita (FIR) de 40 e 120 estágios (“taps”) e um processador Very Long Instruction Word (VLIW). Através da inserção de diretivas (pragmas), é possível guiar a ferramenta HLS em determinada direção, seja para aumento de desempenho ou para redução de área. São adotadas neste trabalho técnicas de “Design Space Exploration” (DSE), realizando testes iterativos de modo a buscar o melhor conjunto de diretivas possível para guiar a HLS. Neste contexto, este trabalho apresenta os resultados de exploração do uso de ferramentas HLS através de uma perspectiva orientada ao baixo consumo e à redução de área para FPGAs e Standard Cell mediante adoção de DSE. Comparações entre os resultados são realizadas, utilizando uma normalização por custo de implementação lógica para diferentes alvos tecnologias (FPGAs ou std-cell). Verificou-se que as ferramentas destinadas a FPGAs apresentam ganhos em consumo elétrico por operação e área apenas em circuitos de menor complexidade, sendo que ferramentas de HLS destinadas às Standard Cells representam boas oportunidades, rivalizando com resultados obtidos em codificação manual.The development of complex integrated circuits carries a high non-recurring engineering cost, due to the number of man-hours spent in the design phase. The design and fabrication of digital Application Specific Integrated Circuits (ASIC) was facilitated by the introduction of Hardware Description Languages (HDL) and logic synthesis tools. However, a growing demand for more complex ICs makes the productivity gains enabled by HDL and logic synthesis not sufficient, which opens up for the adoption of High Level Synthesys (HLS). This work deals with design optimization techniques targeting both power and area, with implementation in FPGAs or CMOS Standard-Cells. Techniques like clock gating, power gating, and frequency scaling, together with the main techniques for area reduction, are initially reviewed. The issues of hardware resource sharing and the use of specialized hardware blocks/modules of high performance are also dealt with. The research in this M.Sc. Thesis targets the application of these concepts in the exploration of both academic and comercial HLS tools available in the Market, comparing the results obtained through HLS with results obtained from manual (man-made) coding directly in HDL. Three groups of circuits are selected here for comparisons: one 16-bit ALU, digital finite impulse response (FIR) filters with 40 and 120 stages (taps), and a VLIW (very long instruction word) processor. This work shows that the insertion of HLS compiling directives (pragmas) it is possible to guide the HLS tool for increase the IC performance or reduce his hardware area. Design space exploration (DSE) techniques are adopted in this work, performing iterative tests aiming at the best possible solution set (i.e. the set of directives). In this context, the results of DSE are presented in this work, using 3 different HLS tools to synthesize specific test circuits. The goal is set in the DSE is to reduce power and area in FPGAs and CMOS Standard Cells.. Comparisons are presented between the results from different tools, using the normalization of cost in terms of hardware area and power dissipation for each implementation target (FPGAs or std-cells). It was verified that the tools destined to FPGAs present gains in power consumption by operation and area only in circuits of less complexity, and the tools destined to std-cell represent good opportunities, rivaling with results obtained in manual codification