Simulação elétrica comparativa de portas lógicas com MOSFETs de distintas gerações tecnológicas

Neste projeto foram realizadas medidas sobre transistores experimentais 5μm fabricados no Laboratório de Microeletrônica do Instituto de Física da Universidade Federal do Rio Grande do Sul. Estas medidas foram utilizadas para extrair parâmetros físicos do dispositivos, que por sua vez foram aplicados no modelo SPICE BSIM, apresentado no simulador Synopsys®HSPICE®como level 13. As curvas experimentais de corrente por tensão foram então utilizadas para um ajuste dos parâmetros, até a obtenção de um modelo SPICE satisfatório. Foram então obtidos os parâmetros do modelo BSIM3 dos transistores da tecnologia 0.6μm da foundry X-FAB, através do Process Design Kit, e dos transistores de tecnologia 16nm FinFET, cujo modelo preditivo foi desenvolvido e disponibilizado pela Arizona State University. Obtidos os modelos, foi descrito em SPICE, para as três tecnologias, um conjunto composto de 34 células digitais. Deste total, há células cuja lógica é idêntica porém apresentam diferentes dimensionamentos dos transistores. Foram utilizados critérios de dimensionamento diferentes para as tecnologias planares, 5μm e 0.6μm, e a tecnologia Fin- FET. Realizaram-se simulações com software Cadence®Spectre®sobre circuitos osciladores em anel descritos em HSPICE®, obtendo resultados de atrasos de propação, frequência, potência e energia dissipada. Como esperado, a tecnologia 16nm FinFET apresentou os menores valores de atraso e consumo de potência, com uma diferenças de até três ordens de grandeza em comparação com a tecnologia 0.6μm e seis ordens de grandeza em comparação com os transistores experimentais de 5μm. Também foi utilizada a ferramenta acadêmica desenvolvida na UFRGS Static Noise Margin Estimation Tool (SET) para obter a margem estática de ruído para diversos pares de células. Das três tecnologias, a de 5μm apresentou menor percentual de margem estática, computada como percentual da respectiva tensão de alimentação utilizada. Por último, foram gerados arquivos de parâmetros de temporização e de dissipação no formato .lib para as tecnologias 0.6μm e 16nm FinFET, através da caracterização do conjunto de células utilizando o software Cadence®Virtuoso®Liberate™. Esta etapa permitiu a realização da síntese lógica de circuitos digitais CMOS de benchmark. Para todos os circuitos sintetizados, a utilização da tecnologia 16nm FinFET resultou em menores valores de atraso, menor consumo total de potência e células utilizadas, porém com maior consumo de potência estática.In this project, electrical measurements were conducted over 5μm transistors, an experimental device construction technology done at Laboratório de Microeletrônica, Instituto de Física, Universidade Federal do Rio Grande do Sul. The results were used to extract physical and electrical parameters of the devices, which were applied in BSIM SPICE model, available in Synopsys®HSPICE®as level 13. Then, the measured I-V curves were used for parameters fitting, and satisfactory BSIM SPICE model parameters were extracted. The X-FAB foundry 0.6μm technology electrical model parameters were obtained through its Process Design Kit, and 16nm FinFET predictive model was developed and is available by Arizona State University. Once the models were obtained, a set of 34 logic cells was described in SPICE for each technology. From this set, some cells present the same logic functions but with different transistors sizing. Distinct sizing criteria were applied to planar technology, 5μm and 0.6μm, and to FinFET technology. Ring oscillators circuits described in HSPICE®were simulated using Cadence®Spectre®, and results on timing, frequency, power and energy were gathered. As expected, 16nm FinFET technology achieve lower delay and power consumption, with a difference up to three orders of magnitude from 0.6μm and six orders of magnitude from 5μm experimental transistors. Static noise margin between pairs of logic cells were obtained using Static Noise Margin Estimation Tool (SET), an academic tool developed at UFRGS. Among all three technologies, the UFRGS 5μm presents the lowest noise margin with respect to supply voltage used. Finally, .lib files were generated for 0.6μm and 16nm FinFET technologies, by running Cadence®Virtuoso®Liberate™characterization software. That in turn allowed for logic synthesis of benchmark circuits. For all circuits synthesised, the use of 16nm FinFET technology presented lower delay values, less total power consumption and number of cells used, but higher static power consumption