Integração do CABAD ao decodificador de vídeo H.264/AVC para o SBTVD

Este trabalho apresenta a integração do CABAD (Context-based Adaptive Binary Arithmetic Decoder) ao decodificador de vídeo H.264/AVC em hardware para o Sistema Brasileiro de Televisão Digital. Na arquitetura do hardware, o CABAD é um submódulo do parser. Este é responsável por controlar o fluxo dos elementos sintáticos que devem ser decodificados para fornecer parâmetros que demais módulos do decodificador vídeo necessitam para atuar na reconstrução das imagens. Estes módulos são o MC (compensação de movimento), o Intra (predição espacial), a IQIT (transformada e quantização inversas) entre outros. A CABAC (Context-based Adaptive Binary Arithmetic Coding) comprime dados ao combinar codificação aritmética binária com um modelamento de contextos baseado em valores de elementos sintáticos próximos previamente codificados e em estatísticas locais, otimizando assim estimativas de probabilidades. O algoritmo do CABAD envolve essencialmente os processos de seleção de contextos, decodificação aritmética binária e de-binarização para obtenção de valores de elementos sintáticos. O módulo-alvo de integração exige um vetor de sinais de entrada para realizar os processos do algoritmo e um controle externo para sua inicialização, habilitação e recuperação de valores decodificados. Estas necessidades promovem o desenvolvimento de um gerenciador de fluxo de bits, um gerenciador de elementos sintáticos, um construtor de blocos de coeficiente de resíduo e um controle sincronizador. Após integração dos módulos desenvolvidos, o parser é verificado funcionalmente com fluxo de bits de vídeo gerado com um codificador em software de referência, comparando-se os valores esperados com os sinais obtidos através de simulação. Síntese do parser com a integração do CABAD para FPGA atinge frequência máxima de 56 MHz, sendo que para 50 MHz é verificado que a taxa de processamento de dados é suficiente para processar vídeo HD 720p.This work presents the integration of CABAD (Context-based Adaptive Binary Arithmetic Decoder) into the H.264/AVC hardware video decoder for the Brazilian Digital Television System (SBTVD). In the hardware architecture, CABAD is a sub-module of the parser. The latter is responsible for controlling the flow of the syntactic elements that must be decoded to supply parameters needed by the other video decoder modules in order to reconstruct the images. Those modules are the MC (Motion Compensation), the Intra (spatial prediction), the IQIT (Inverse Quantization and Inverse Transform) among others. CABAC (Context-based Adaptive Binary Arithmetic Coding) compress data by combining binary arithmetic coding with context modeling based on syntactic elements values nearby that were previously decoded and on local statistics, thus optimizing probability estimation. The algorithm of CABAD comprehends essentially the processes of context selection, binary arithmetic decoding and de-binarization. The target-module for integration requires a vector of input signals to accomplish the processes of the algorithm and external control for its initialization, enabling and for retrieving decoded values. Those requisites promotes the development of a bit-stream handler, a syntactic elements manager, a residual coefficients block builder and a synchronizing control. After integration of the developed modules, the parser’s operation is verified with a bit-stream of video generated by a reference software encoder, comparing expected values with signals obtained through simulation. FPGA synthesis of the parser after the integration of CABAD reaches maximum frequency of 56 MHz, and at 50 MHz it is verified that the data throughput is sufficient to process HD 720p video