[[alternative]]New ultra-low-power SRAM for sub-threshold voltage operation

碩士[[abstract]]在現今的醫療或可攜式電子產品中，為了延長電池使用的時間及其使用壽命，低功率消耗的系統晶片因應而生。而在系統晶片中，記憶體通常佔有較大的面積，所以記憶體功率消耗的大小，往往影響著整個系統晶片的功率消耗。因此，本論文主要是研發能在低供應電壓下操作之新型低功耗靜態隨機存取記憶體。使用次臨界電壓作為供應電壓直接大幅降低整體操作功率。 以整合於系統晶片之研製為考量，設計能應用於次臨界電壓之新型低功耗靜態隨機存取記憶體，完成整體SRAM的模擬與設計，再進行電路佈局與晶片製造，最後進行測試驗證。整體電路設計分為四個部份：一、記憶體單元電路架構設計，二、雙端記憶體單元寫入操作概念改變，三、新型預充電訊號產生器(Precharge Signal Generatorl：PSG)設計，四、次臨界電壓新型低功耗靜態隨機存取記憶體設計。結合以上四個步驟，目的在於設計出一個新型具可選擇性預充電機制之靜態隨機存取記憶體。 在本論文中的靜態隨機存取記憶體提出了不同於傳統操作方式的寫入操作概念，結合新型預充電系統以進一步的節省漏電流功率消耗，使其能夠應用於先進低功耗之系統晶片中。[[abstract]]Order to extend the battery life of today''s medical or portable electronic products, low power consumption SoC should be born. In SOC, the memory usually occupy a larger area, so the power consumption of memories, often affect the the power consumption of the entire SoC systems. Therefore, this paper is the development of low supply voltage operation of the new low-power static random access memory. Sub-threshold as the supply voltage directly significantly reduces the overall operation of power. To integrate the system chip development in consideration, the design can be applied in sub-threshold voltage static random access memory, after complete the simulation and design, then layout and wafer fabrication, final accomplish testing and validation. Overall circuit design is divided into four parts: first, the memory cell circuit architecture design, second, differential-ended memory cell write operation conceptual change, third, new precharge signal generator (Precharge Signal Generator: PSG) design, final, new sub-threshold voltage low-power static random access memory designs. Combining these four steps, design a new mechanism of optional pre-charging the static random access memory. In this paper, the SRAMs write operation concept is different from the traditional mode of operation, combined with a new precharge system to further savings in leakage power consumption so that it can be applied to advanced low-power SoC.[[tableofcontents]]目錄 中文摘要 I 英文摘要 II 內文目錄 III 圖表目錄 VI 第一章 緒論 1 1.1 半導體記憶體簡介 1 1.2 研究背景與動機 3 1.3 設計流程 4 1.4 論文架構 6 第二章 低電壓靜態隨機存取記憶體研究 7 2.1互補式金氧半導體之功率消耗 7 2.1.1 動態功率消耗 7 2.1.2 靜態功率消耗 8 2.2低電壓操作之可靠度分析 10 2.2.1靜態雜訊邊界 10 2.2.2保持模式(Hold Mode)SNM 12 2.2.3讀取模式SNM(RSNM) 13 2.2.4寫入模式SNM(WSNM) 14 2.2.5寫入邊界(Write Margin) 16 2.3低電壓記憶體設計挑戰 16 2.3.1電晶體開關電流(Ion/Ioff)比例 17 2.3.2讀取雜訊擾動(Read Disturbance Noise) 18 2.3.3半選擇干擾(Half Selected Disturbance) 18 2.4文獻回顧與探討 19 2.4.1具位元交錯與差動讀取架構之10T次臨界電壓靜態隨機存取記憶體 20 2.4.2單端讀取架構之次臨界電壓靜態隨機存取記憶體 22 2.4.3交錯資料感應寫入之單端8T 次臨界電壓靜態隨機存取記憶體 24 2.4.4交錯資料存取之單端9T 次臨界電壓靜態隨機存取記憶體 26 第三章 雙端10T 記憶體單元架構 29 3.1 10T 記憶體單元架構介紹 29 3.1.1待機模式 30 3.1.2寫入操作 32 3.1.3讀取操作 35 第四章 新型靜態隨機存取記憶體設計 37 4.1 SRAM基本架構介紹 37 4.2 新型SRAM 架構 40 4.2.1新型寫入操作概念導入 41 4.2.2預充電訊號產生器(PSG)設計 43 4.2.3行解碼器與列解碼器 46 4.2.4感應放大器 49 4.3 電路模擬與佈局 50 4.4 量測考量與結果 65 第五章 結論 73 參考文獻 74 圖目錄 圖1.1 SoC晶片圖 4 圖1.2晶片設計流程圖 5 圖2.1動態功率消耗表示圖 8 圖2.2 CMOS電晶體中各類漏電流來源 9 圖2.3 CMOS電晶體漏電流與操作電壓的關係 10 圖2.4傳統6T記憶體單元架構 11 圖2.5保持模式6T記憶體單元 12 圖2.6 SNM示意圖 13 圖2.7讀取操作之6T記憶體單元 14 圖2.8讀取模式SNM示意圖 14 圖2.9寫入操作之6T記憶體單元 15 圖2.10寫入模式SNM示意圖 15 圖2.11寫入邊界示意圖 16 圖2.12電晶體Ion/Ioff比例 17 圖2.13讀取雜訊擾動 18 圖2.14半選擇干擾 19 圖2.15近年文獻之電壓與操作速度關係圖 20 圖2.16雙端10T記憶體單元架構 21 圖2.17單端讀取之10T記憶體單元架構 23 圖2.18交錯資料感應寫入之8T記憶體單元架構 25 圖2.19交錯資料存取之單端9T記憶體單元架構 27 圖3.1雙端10T記憶體單元架構 30 圖3.2待機模式 31 圖3.3待機模式SNM模擬結果 32 圖3.4寫入操作流程 33 圖3.5寫入操作SNM(WSNM)模擬結果 34 圖3.6寫入邊界(WM)模擬結果 34 圖3.7讀取操作流程 35 圖3.8讀取操作SNM(RSNM)模擬結果 36 圖4.1 SRAM基本架構圖 37 圖4.2 SRAM時序圖 (a) 讀取週期； (b) 寫入週期 38 圖4.3 Intel 2147 4K SRAM晶片架構 39 圖4.4新型SRAM架構 40 圖4.5基本寫入電路 41 圖4.6寫入操作流程 42 圖4.7新型寫入操作流程 43 圖4.8 PSG概念圖 44 圖4.9 PSG電路與時序圖 45 圖4.10 PSG與Demux之時序圖 46 圖4.11列解碼結構與時序圖 47 圖4.12行解碼結構與時序圖 48 圖4.13感應放大器電路 49 圖4.14應用於次臨界電壓之新型低功耗靜態隨機存取記憶體 50 圖4.15(a) TT、25°C、300mV、10MHz寫入時間模擬圖 52 圖4.15(b) TT、25°C、300mV、10MHz讀取時間模擬圖 52 圖4.15(c) TT、25°C、300mV、10MHz連續寫入/讀出模擬圖 53 圖4.16(a) FF、25°C、300mV、10MHz寫入時間模擬圖 54 圖4.16(b) FF、25°C、300mV、10MHz讀取時間模擬圖 54 圖4.16(c) FF、25°C、300mV、10MHz連續寫入/讀出模擬圖 55 圖4.17(a) SS、25°C、300mV、2MHz寫入時間模擬圖 56 圖4.17(b) SS、25°C、300mV、2MHz讀取時間模擬圖 56 圖4.17(c) SS、25°C、300mV、2MHz連續寫入/讀出模擬圖 57 圖4.18電路佈局圖 58 圖4.19電路佈局示意圖 59 圖4.20(a) TT、25°C、300mV寫入及讀取時間模擬圖 60 圖4.20(b) TT、25°C、300mV連續寫入/讀出模擬圖 60 圖4.21(a) FF、25°C、300mV寫入及讀取時間模擬圖 61 圖4.21(b) FF、25°C、300mV連續寫入/讀出模擬圖 62 圖4.22(a) SS、25°C、300mV寫入及讀取時間模擬圖 63 圖4.22(b) SS、25°C、300mV連續寫入/讀出模擬圖 63 圖4.23量測儀器示意圖 66 圖4.24 Bonding wire之模型 66 圖4.25(a) 300mV&6.5MHz寫入與讀取量測圖 67 圖4.25(b) 300mV&6.5MHz讀取資料”0”時間之量測圖 67 圖4.25(c) 300mV&6.5MHz讀取資料”1”時間之量測圖 68 圖4.26(a) 300mV&8MHz寫入與讀取量測圖 68 圖4.26(b) 300mV&8MHz讀取資料”0”時間之量測圖 69 圖4.26(c) 300mV&8MHz讀取資料”1”時間之量測圖 69 圖4.27 晶片微影圖 70 圖4.28 量測使用之PCB板 71 表目錄 表1.1電腦記憶體種類與特性 1 表2.1文獻比較表 28 表4.1預計規格表 51 表4.2 Pre-layout Simulation Result(TT) 57 表4.3 Post-layout Simulation溫度模擬 64 表4.4 Post-layout Simulation Result(TT) 65 表4.5 Summary of Measured Result 71 表4.6 Comparison Table 72[[note]]學號: 600450406, 學年度: 10