Zwischenbericht zur Arbeit im DFG-Projekt 'Modellpartitionierung, Logiksimulation

Der Entwurf komplexer VLSI-Strukturen erfordert eine durchgängige Begleitung durch Verifikationsprozesse. eine Hauptform der Entwurfsverifikation ist die Simulation. Im Rahmen der Systemsimulation kompletter Prozessorstrukturen auf Register-Transfer-/Gate-Ebene (Logiksimulation verkörpern die Test-Cases (Stimuli Microcode- bzw. Maschinencode-Sequenzen. Bei entsprechenden Simulationsläufen kann das Verhältnis der Simulationslaufzeit zur simulierten CPU-Zeit bis zu 7 Größenordnungen betragen. Um interessierende Simulationen (z. B. Laden eines Beriebssystems, Benchmarks, ...) im Rahmen vernünftiger Entwicklungszeiten realisieren zu können, ist eine entscheidende Beschleunigung der Logiksimulation erforderlich. Ein Weg in diese Richtung besteht in ihrer Parallelisierung. Ausgangspunkt für die Konzipierung unseres DFG-Projekts ist die Parallelisierung des auf Basis des clock-cycle Algorithmus arbeitenden funktionellen Logiksimulators TEXSIM für lose gekoppelte Prozessorsysteme unter Ausnutzung der modellinhärenten Parallelität. Dabei wird von einer statistischen Partitionierung vorliegender Modelle zur Festlegung der Modellteile ausgegangen, die auf den einzelnen, in die parallele Simulation einbezogenen Prozessoren behandelt werden