Avaliação elétrica e modelo de atraso de redes lógicas combinacionais emplementadas usando IG FinFETs

The CMOS planar technology has been used in fabrication of integrated circuits in the last decades. However, short channel effects in the subthreshold operation region are becoming a critical restriction to the channel length reduction. With the use of FinFET devices, the scaling increases due to the reduction of short channel effects. The origin of the FinFET arises from the scaling limitations of planar devices, reducing the short-channel effects and continuing the scaling predicted by the Moore’s Law. A variation of the standard FinFET device is the independent-gate FinFET device (IG FinFET), in which two independently connected gates control an unique channel. In this work, the independentgate device was explored as a circuit element used for the implementation of different combinational logic networks. With independently connected gates, series/parallel arrays could be performed using a single device, but with direct impact in the electrical performance of logic gates. In this work, it is presented the electrical analysis in terms of signal delay propagation and energy consumption of compacted transistor networks. Different topologies derived from the independent-gate operation were tested through electrical simulations and the results demonstrate the existing trade-off between these two parameters. Also, an analytical delay expression was derived for logic networks which use IG FinFETs, deriving analytical expressions for the impact of reducing arrays of series transistors in logic networks. The analytical model for IG devices was tested in a logic data path and compared to SPICE simulation results, showing its utility for the timing analysis of digital circuits.A tecnologia CMOS tem sido amplamente usada na fabricação de circuitos integrados durante ás últimas décadas. Embora, os efeitos de canal curto na região sub-limiar restringem a diminuição do comprimento do canal. Com o uso de dispositivos FinFET, o escalamento continua devido à redução dos efeitos de canal curto, permitindo manter a tendência predecida pela lei de Moore. Um dispositivo derivado do FinFET, conhecido como IG FinFET, possui propriedades que são úteis no projeto de portas lógicas combinacionais. Com dispositivos de gates independentes (IG), arranjos de transistores série/paralelo podem ser realizadas utilizando um único transistor, porém, existe um impacto no atraso e no consumo das redes lógicas resultantes. Neste trabalho, é apresentada uma análise elétrica de atraso e consumo de redes lógicas compactadas usando dispositivos IG FinFET. Diferentes topologias de implementação derivadas da operação de gates independentes foram testadas por meio de simulações elétricas e os resultados mostram que existe um compromisso entre o consumo de potência e o atraso de propagação das redes resultantes. Também foi realizado um estudo do comportamento transiente, descrevendo analíticamente o impacto do atraso devido à redução do número de transistores. A análise realizada anteriormente, foi utilizada para calcular o atraso do caminho crítico de um circuito lógico, mostrando a sua utilidade na análise de atraso em circuitos digitais