Hardware packet mirror

Diplomová práce se zabývá návrhem a realizací zrcadla paketů určeného k testování 1Gbps Ethernetových sítí. Zařízení dokáže přeposílat Ethernetové IP pakety až do plné rychlosti rozhraní. Nad datovým tokem je taktéž prováděna analýza variace síťového zpoždění paketů. Cíle bylo dosaženo pomocí specializovaných číslicových jednotek implementovaných v obvodu FPGA. Práce se v prvé řadě zabývá číslicovým návrhem hardwaru, dále řeší návrh a realizaci softwarového vybavení určeného k ovládání vytvořených jednotek a integraci již existujících knihoven. Zrcadlo paketů bylo implementováno a jeho funkčnost byla ověřena na dvou FPGA obvodech od společnosti Xilinx. Zařízení slouží ve sdružení CESNET k testování Ethernetových sítích určených pro přenos videa s nízkou latencí.The thesis presents the design and construction of a packet reflector for 1Gbps Ethernet networks. The device can forward Ethernet IP packets at full speed of the interface. The device is also capable of packet delay variation analysis of incoming packet stream. The thesis concerns the digital design implemented in an FPGA circuit and it also deals with the implementation of software used for controlling designed units. The goal of this thesis has been accomplished by these units. The packet reflector was successfully tested and implemented in two Xilinx FPGA chips. The device is already used in CESNET z.s.p.o. for testing Ethernet networks used for low-latency video transmissions