Building single electron transistors from platinum nano-island matrices produced via atomic layer deposition

L'introduction du transistor à un électron (SET) a secoué l'industrie des semi-conducteurs, avec des promesses d'efficacité inégalée. Cependant, le coût et la complexité associés à la réalisation d'un fonctionnement stable ont fortement entravé leur adoption. Après être tombé en dehors des grâces de l'industrie, la recherche universitaire a continué à pousser, démontrant des techniques novatrices pour la création de SET. Au cœur de ce problème de stabilité, il y a le besoin de construire de manière contrôlable des nanoislands de moins de 10 nm. Parmi les méthodes disponibles pour cette formation nanoisland, le dépôt de couche atomique (ALD) se distingue comme un processus hautement contrôlable industriellement. La deuxième barrière à l'entrée est la création d'électrodes nanogap, utilisées pour injecter du courant à travers ces nanoislands, pour lesquelles les chercheurs se sont largement appuyés sur des techniques de fabrication non évolutives comme la lithographie par faisceau d'électrons et le faisceau ionique focalisé. La technique d'évaporation de bord d'ombre surmonte les problèmes de complexité et d'échelle de la fabrication de nanogap, ouvrant de nouvelles possibilités. Dans ce travail, ALD sera démontré comme une superbe technique pour la culture de vastes réseaux 3D de nanoparticules de platine sous 2nm encapsulées dans Al2O3. ALD a fourni un moyen de faire croître ces matrices de nanoparticules en un seul processus, sous vide et à basse température. Grâce à l'évaporation du bord d'ombre, la lithographie UV a ensuite été utilisée pour former des électrodes nanogap avec des largeurs latérales élevées (100μm), avec des écarts démontrés au-dessous de 7 nm. La combinaison de ces techniques aboutit à un procédé de fabrication à haut rendement et à faible besoin pour la construction de SET complets. A partir des transistors résultants, de fines lamelles ont été préparées à l'aide de FIB et des modèles 3D ont été reconstruits par tomographie TEM pour analyse. La caractérisation électrique a été effectuée jusqu'à 77K, avec une modélisation révélant le transport de Poole-Frenkel en parallèle à un éventuel cotunneling. Des blocus de Coulomb stables, la signature des SET, ont été observés avec une périodicité régulière et étaient identifiables jusqu'à 170K. L'optimisation de ce processus pourrait produire des SETs de surface élevée capables de fonctionner de manière stable à température ambiante.The introduction of the single electron transistor (SET) shook the semiconductor industry, with promises of unrivaled efficiency. However, the cost and complexity associated with achieving stable operation have heavily hindered their adoption. Having fallen out of the graces of industry, academic research has continued to push, demonstrating novel techniques for SET creation. At the core of this stability issue is a need to controllably build nanoislands smaller than 10nm. Among the methods available for this nanoisland formation, atomic layer deposition (ALD) sets itself apart as an industrially scalable, highly controllable process. The second barrier to entry is the creation of nanogap electrodes, used to inject current through these nanoislands, for which researchers have leaned heavily on non-scalable fabrication techniques such as electron beam lithography and focused ion beam. The shadow edge evaporation technique overcomes the complexity and scaling issues of nanogap fabrication, opening new possibilities. In this work, ALD will be demonstrated as a superb technique for growing vast 3D arrays of sub 2nm platinum nanoparticles encapsulated in Al2O3. ALD provided a means of growing these nanoparticle matrices in a single process, under vacuum, and at low temperatures. Through shadow edge evaporation, UV lithography was then utilized to form nanogap electrodes with high lateral widths (100µm), with gaps demonstrated below 7nm. The combination of these techniques results in a high yield, low requirement fabrication process for building full SETs. From the resulting transistors, thin lamellas were prepared using FIB and 3D models were reconstructed via TEM tomography for analysis. Electrical characterization was performed down to 77K, with modeling revealing Poole-Frenkel transport alongside possible cotunneling. Stable Coulomb blockades, the signature of SETs, were observed with regular periodicity and were identifiable up to 170K. Optimization of this process could yield high surface area SETs capable of stable operation at room temperature