Adaptive Digital Architecture for Reliable Wireless Transmission Systems

Les travaux de thèse présentés dans ce manuscrit portent sur le développement d'une nouvelle architecture de transmission spécifiquement dédiée aux réseaux de capteurs sans fils et adaptée aux caractéristiques particulières de ceux-ci. L'approche, basée sur les techniques de radio impulsionnelle pour la transmission à large bande, est développée selon deux aspects de recherche principaux: fonctionnel et matériel. L'aspect fonctionnel vise à définir les caractéristiques du signal transmis ainsi que les algorithmes de traitement (modulation et démodulation) associés. Plus largement, il s'agit de définir l'architecture fonctionnelle de la chaîne de transmission, selon deux modes différents d'exploitation: mono-utilisateur et multi-utilisateurs. L'approche proposée pour transmettre des signaux impulsionnels, est basé sur l'emploi de la transformée discrète en paquets d'ondelettes (DWPT) au niveau du récepteur et de la transformée inverse au niveau de l'émetteur (IDWPT). La nature orthogonale des ondelettes permet de réaliser, sans nécessiter une couche MAC complexe, des communications multi-utilisateurs, simultanées ou non, sur un canal large bande, grâce à la forte discrimination entre les impulsions transmises. Le deuxième aspect porte sur le développement des architectures matérielles permettant l'implantation des algorithmes de traitement développés dans la partie fonctionnelle. La recherche de performances élevées (ratio élevé entre vitesse de traitement et coût matériel) et flexibilité (configurabilité, extensibilité), est particulièrement important dans les fonctionnalités liées aux transformées discrètes en paquets d'ondelettes qui constituent le cœur critique de la chaîne de transmission. Des techniques de parallélisation massive et générique sont développées et mises en œuvre, permettant d'atteindre les niveaux de performances et de flexibilité requis. La validation a été réalisée à l'aide respectivement de modélisations et imulations sous Simulink/Matlab (de MathWorks) pour les aspects fonctionnels et de modélisations VHDL (au niveau RTL [Register Transfer Level]) et d'implantations sur FPGA pour les aspects matérielsThe thesis work presented in this manuscript focuses on the development of a new transmission architecture specifically dedicated to wireless sensor networks and adapted to the particular characteristics of the later. The approach, based on impulse radio techniques for wideband transmission, is developed according to two main research aspects: functional and hardware. The functional aspect aims at defining the characteristics of the transmitted signal as well as the associated processing algorithms (modulation and demodulation). More broadly, it comes to define the functional architecture of the transmission chain, according to two different operating modes: mono- and multi-user. The proposed approach for transmitting pulse signals is based on the use of the discrete wavelet packet transform (DWPT) at the receiver and the inverse transform (IDWPT) at the transmitter. The orthogonal nature of the wavelets makes it possible, without needing a complex MAC layer, to make multi-user communications, either simultaneous or not, over a wideband channel, thanks to the strong discrimination between the transmitted pulses. The second aspect relates to the development of hardware architectures allowing the implementation of the processing algorithms developed in the functional part. The search for high performance (high ratio between processing speed and hardware cost) and flexibility (configurability, extensibility) is particularly important in the functionality related to the discrete wavelet packet transform which constitutes the critical core of the transmission chain. Massive and generic parallelization techniques are developed and implemented to achieve the required levels of performance and flexibility. Validation was carried out using respectively Simulink/Matlab (MathWorks) modeling and simulation for the functional aspects, and VHDL modeling (at the Register Transfer Level -- RTL) and FPGA implementations for the hardware aspect