Porous SiOCH low-k dielectric reliability in advanced CMOS interconnects

Avec la miniaturisation continue des circuits intégrés et le remplacement de l’oxydede silicium par des diélectriques low-κ poreux à base de SiOCH, la fiabilité des circuitsmicroélectroniques a été fortement compromise. Il est aujourd’hui extrêmement importantde mieux appréhender les mécanismes de dégradation au sein de ces matériaux afin deréaliser une estimation précise de leur durée de vie.Dans ce contexte, ces travaux de thèse ont consisté à étudier les mécanismes de dégradationau sein du diélectrique afin de proposer un modèle de durée de vie plus pertinent.Par une étude statistique du temps à la défaillance sous différents types de stress électrique,un mécanisme de génération des défauts par impact est mis en évidence. En l’associantau mécanisme de conduction au sein du diélectrique, il a été possible de développer unmodèle de durée de vie cohérent pour les interconnexions permettant une estimation de ladurée de vie plus fiable que les modèles de la littérature. L’impact du piégeage de chargesdans le diélectrique a ensuite été analysé grâce à ce modèle.With the constant size reduction of integrated circuits and the replacement of silicon dioxide with porous SiOCH, the reliability of interconnects has been sharply reduced. A better understanding of degradation mechanisms is now required in order to have a precise estimation of product lifetime. In this work, degradation mechanisms have been studied in order to propose a more accurate lifetime model. A statistical study of times to failure under various electrical stresses is used to explain the physical mechanisms involved in defect creation. Combining these degradation mechanisms and Poole-Frenkel conduction mechanism enables the use of a new lifetime model. This model leads to a better estimation of the lifetime than existing models. Finally, the effects of charge trapping on lifetime in these materials have been studied