IEEE 1500 Compatible Test Wrapper Design and Validation for At-Speed Delay Testing

本論文在延遲錯誤測試方面，我們提出了兩種延遲錯誤測試方法，稱之為G1P2以及G2P2。G1P2為一省測試面積及測試時間的延遲錯誤測試方法，而G2P2為一全速(At-Speed)延遲錯誤測試方法。我們的延遲錯誤測試方法或許需增加若干之測試點，我們亦有提出測試點之選擇方法。我們也實作了配合IEEE 1500標準測試封套的自動化系統晶片(System on Chip, SoC) 驗證軟體。透過此工具自動產生之驗證用測試平臺(TestBench)可支援單一黏著性錯誤模型(Single stuck-at fault model)，以及延遲錯誤模型(Delay fault model)的測試。本論文亦依IEEE 1450.6標準核心測試語言，實作了核心測試語言產生器(CTL Generator)，產生所需之系統晶片測試圖樣(Test Patterns)。In this thesis, two delay fault test methods are proposed,G1P2 and G2P2. G1P2 is a delay fault test method which may save test area and test time. G2P2 is a precise At-Speed delay fault test method. Our delay fault test methods would need some test points. A test point selection method is presented.An automatic testbench generator for testing a SoC(System on Chip) with IEEE 1500 wrapped cores is implemented. The generated testbench is flexible for testing the SoC in either single stuck-at fault model or delay fault model test applications. A CTL generator for generating SoC test patterns is also implemented.口試委員會審定書...........................I 致謝................................. ....II 中文摘要.................................III 英文摘要................................ .IV 第一章 緒論...............................1 1.1 論文背景與動機........................1 1.2 論文貢獻..............................3 1.3 論文組織..............................5 第二章 論文相關背景.......................6 2.1 IEEE 1500 標準測試封套介紹...........6 2.1.1 封套介面暫存器與封套旁通暫存器......8 2.1.2 封套指令暫存器與封套介面協定.......10 2.1.3 IEEE 1500 標準測試封套之測試模式...11 2.1.4 核心測試語言(Core Test Language，CTL) ..12 2.2 階層式系統晶片測試架構介紹...............13 2.3 延遲錯誤模型的測試方法介紹...............21 2.3.1 系統晶片的延遲錯誤模型測試方法 [Wang 05] ..22 2.3.2 系統晶片的延遲錯誤模型測試方法[Chiu 05] .. 24 第三章 延遲測試DFT架構...........................27 3.1 新系統晶片延遲錯誤測試方法介紹..............28 3.2 新IEEE 1500封套架構.........................29 3.2.1 G1P2延遲錯誤模型中封套介面單元之控制.......31 3.2.2 G2P2延遲錯誤模型中封套介面單元之控制.......37 3.2.3 指令解碼器更新部分.........................44 3.2.4 G1P2並列式延遲測試模式下之路徑.............45 3.2.5 封套介面協定訊號解碼器.....................46 3.3 新系統晶片控制架構..........................47 3.3.1 封套控制介面電路更新部分...................48 3.3.2 封套控制編碼器之實作內容...................50 3.3.3 系統指令解碼器更新部分.....................52 3.3.4 轉換控制器更新部分.........................55 3.4 測試點架構..................................56 3.5 小結....................................60 第四章 系統晶片驗證軟體實作......................61 4.1 核心測試語言(CTL)產生器.................63 4.1.1 核心測試語言產生器軟體流程實作.............63 4.1.2 核心測試語言產生器軟體結構分析.............66 4.2 系統晶片驗證軟體實作流程....................75 4.2.1 系統晶片驗證實作軟體結構分析(一) ..........76 4.2.2 系統晶片驗證實作軟體結構分析(二) ..........78 4.2.3 系統晶片驗證實作軟體結構分析(三) ..........80 4.3 測試點選擇實作流程..........................83 4.3.1 使用SAT技術解測試圖樣......................85 4.3.2 測試圖樣比對演算法.........................87 第五章 實驗結果..................................91 5.1 測試時間比較............................91 5.1.1 單一黏著錯誤測試時間比較...................92 5.1.2 G1P2及G2P2模型延遲測試時間比較.............96 5.1.3 膠合邏輯測試測試時間比較...................98 5.2 測試面積比較...............................100 5.2.1 測試點數量................................100 5.2.2 輸出入端封套介面單元面積比較..............102 5.3 數據分析...................................104 5.3.1 測試面積與測試時間數據分析................104 5.3.2 測試點數量數據分析........................105 第六章 結論.....................................106 參考文獻.........................................10