Design and Implementation of Receiver Front-End Circuit for 10GBASE Optical Communication System

隨著多媒體通訊的快速成長,對於高速資料傳輸的要求逐漸增加。光纖具有許多有吸引力的優點包括寬頻和低干擾等。因此,光纖通訊系統被廣泛的使用在高傳輸速率的應用裡。在光纖通訊系統中，轉阻放大器和限制放大器是接收機裡兩個關鍵的部份。許多電路設計已經利用了III-V族和SiGe bipolar的製程來實現。然而，因為高整合的特性，CMOS製程是一個最佳的選擇來降低成本。 本論文介紹應用在10GBASE-R乙太網路接收機的轉阻放大器和限制放大器。兩個晶片都是由0.18-μm 1P6M CMOS的製程來實現。第一個設計是利用電感峰突和兩級串接的轉阻放大器，這個放大器具有59 dBΩ的轉阻增益以及8.6 GHz 的頻寬。在1.8伏特的電壓下,放大器的消耗功率為18 mW，而晶片的有效面積為0.61 x 0.68 mm2。在第二個設計中，限制放大器則是採用主動回授的架構來提升電路的增益頻寬積。並且應用了負電容的技巧來增加頻寬和減小晶片的面積。根據佈局後的模擬結果，限制放大器有41.5 dB的增益和800 kHz ~ 8 GHz的頻寬。晶片的面積在主要放大器部份只佔了0.3 x 0.57 mm2，而在1.8伏特的電壓下，所消耗的功率為120 mW。With the rapid growth in multimedia communication, the demand of high-speed data transmission is increasing. Optical communication systems are widely employed because fiber has many attractive advantages such as the high bandwidth and low sensitivity to interference, etc. In this system, transimpedance amplifier and limiting amplifier are two critical blocks of the receiver. Several designs of these circuits have been realized in III-V or SiGe bipolar technologies. However, CMOS technology is preferable candidate to achieve a low-cost solution due to its high integration characteristic. This thesis presents a transimpedance amplifier and a limiting amplifier for 10 GBASE-R Ethernet receiver. Both chips are implemented in 0.18-μm 1P6M CMOS technology. In the first design, two-stage transimpedance amplifier with inductive peaking is realized and the measured transimpedance gain is 59 dBΩ with the bandwidth of 8.6 GHz. It consumes 18 mW from a 1.8-V power supply and the chip occupies an area of 0.61 x 0.68 mm2. For the second work, limiting amplifier employs active feedback architecture to increase the gain-bandwidth product of the circuit. In addition, negative capacitance technique is applied to enhance the bandwidth and reduce the chip area. According to post-layout simulations, the gain of the limiting amplifier is 41.5 dB and the bandwidth is 800 kHz ~ 8 GHz. The chip area of core amplifier is only 0.3 x 0.57 mm2 and it consumes 120 mW from 1.8-V power supply.Acknowledgement i Abstract iii Contents vii List of Figures x List of Tables xiii 1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1.1 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1.2 10GBASE Ethernet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 1.3 Thesis Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 2. Optical Communication System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 2.1 Fiber Optic Network Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 2.1.1 Fiber Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 2.1.2 Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 2.2 Fiber Optic Transceiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 2.2.1 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 2.2.2 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 2.3 System Characteristics and Specifications . . . . . . . . . . . . . . . . . . . . . . . . . 12 2.3.1 Receiver Sensitivity and Bit Error Rate . . . . . . . . . . . . . . . . . . . . . . 12 2.3.2 Effect of Low-pass Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 2.3.3 Effect of High-pass Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 2.3.4 Eye Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 2.3.5 Specification for 10GBASE-R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 3. An 8.6-GHz Transimpedance Amplifier in 0.18-μm CMOS Technology . . 20 3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 3.2 Circuit Requirements for 10GBASE-R . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 3.3 Architecture and Circuit Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 3.3.1 Basic Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 3.3.2 TIA Topologies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 3.3.3 Inductive Peaking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 3.3.4 TIA Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 3.3.5 Noise Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 3.3.6 Matching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31 3.4 Simulation Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 3.5 Layout and Performance Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 3.6 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 3.6.1 S Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 3.6.2 Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37 3.6.3 Eye Diagram and BER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 3.6.4 Chip Photograph and Performance Summary . . . . . . . . . . . . . . . . . . 42 4. A 10 Gb/s Limiting Amplifier in 0.18-μm CMOS Technology . . . . . . . . . . . 44 4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 4.2 Circuit Requirements for 10GBASE-R . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 4.3 General Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 4.3.1 Cascade Gain Stages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 4.3.2 Offset Cancellation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 4.3.3 AM/PM Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 viii 4.4 Architecture and Circuit Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 4.4.1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 4.4.2 Amplifier Gain Cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 4.4.3 Offset Cancellation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 4.4.4 Input Matching and Output Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . 55 4.5 Simulation Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 4.6 Layout and Performance Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 5. Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Bibliography . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6