Implementación de un diseño con una buena relación de potencia y desempeño del algoritmo AES-128

El propósito de este artículo es de exponer los resultados de potencia y desempeño, obtenidos de la implementación del algoritmo de encripción AES 128, la versión de encripción que se implementó fue la ganadora en el 2000 del concurso de encripción RIJDAEL, la cual fue ganadora por su sencilla implementación en software y la posibilidad de implementarse en hardware. La implementación del algoritmo comenzó con el diseño del código en C, que sería utilizado en la verificación del funcionamiento del RTL, después de la implementación en C, se diseñó el código en RTL de los módulos de encripción y des-encripción; luego de esta implementación, se diseñó el testbench encargado de la verificación del código en RTL, para la verificación se utilizó el código en C para comparar los resultados que arrojaba el RTL si eran iguales la verificación era exitosa, de lo contrario se reportaba que había errores en el funcionamiento del RTL. Después de la verificación, los módulos de encripción y des- encripción funcionaban en paralelo, así que se implementaron líneas de pipes para mitigar el impacto que tenían sobre la potencia y el área, la ubicación de estas líneas de pipes al principio fueron sobre la salida, se implementó el módulo de optimización de synopsys ?adaptative retime? el cual se encargó de ubicar estas líneas donde más carga combinacional tuviera el circuito; al final sobre la herramienta ?design vision? se reportó área y potencia estática. Para la potencia dinámica fue necesario utilizar el ?power compiler? para generar los archivos de switcheo llamados SAIF files, que permiten simular el circuito en funcionamiento, estos archivos se generaron partiendo de 2 archivos de prueba una imagen y un texto, luego de generar estos SAIF files se entregaron al ?design visión? y se reportó la potencia dinámica de los modulos, todas las simulaciones se realizaron a 20 ns y 30 ns respectivamente