Tests automatisés dirigés par les exigences pour systèmes cyber-physiques

Nowadays, many major manufacturers in different fields are working towards the design of smart products to meet new market needs. The design of these systems is increasingly complex, as they are composed of many physical components controlled by applications running on processors. In order to support this multi-disciplinary design, the solution we propose in this thesis is to guide the system modeling and design by taking into account the test scenarios that will be used to validate its requirements. The method that we propose suggests reasoning at the system level and starting the design process by formalizing validation tests. In other words, it amounts to specifying the acceptance criterion(s) for the requirement as well as the test scenario necessary to verify it. Formalizing the tests in this way makes it possible to analyze the formulation of the requirements themselves and to remove any ambiguity. We propose a generic model of the structural view of the test infrastructure, and an associated UML profile. The behavioral view is modeled as SysML sequence diagrams. The test infrastructure interfaces provide testability constraints for the system to be designed. We have developed a tool, ARES (Automatic GeneRation of Executable Tests from SysML), which automatically transforms this structural/behavioral specification of the tests into simulatable or executable scenarios. These scenarios, analogous by construction, will be used to validate simulatable models of the system (Matlab/Simulink), then during the process of final verification of the product (with a TestStand environment). We present the application of this tool on various case studies associated with Schneider Electric products.Aujourd’hui, de nombreux grands industriels de différents domaines se sont lancés dans la conception de produits intelligents pour répondre aux nouveaux besoins du marché. La conception de ces systèmes est de plus en plus complexe, puisqu’ils sont composés de nombreux composants physiques pouvant être contrôlés par des applications s'exécutant sur des processeurs. Afin d'assister cette conception multi-disciplines, la solution que nous proposons dans cette thèse est de diriger la modélisation et la conception du système par la prise en compte des scénarios de test qui devront être utilisés pour valider ses exigences. La méthode préconisée suggère de raisonner au niveau système et de commencer le processus de conception par la formalisation des tests de validation. En d'autres termes, il s'agit en particulier de préciser le(s) critère(s) d’acceptation de l’exigence ainsi que le scénario de test nécessaire pour le(s) vérifier. Formaliser ainsi les tests permet notamment d'analyser la formulation des exigences elles-mêmes et d'y lever toute ambiguïté. Nous proposons un modèle générique de la vue structurelle de l'infrastructure de test, et un profil UML associé. La vue comportementale est modélisée sous forme de diagrammes de séquences SysML. Les interfaces de l'infrastructure de test fournissent des contraintes de testabilité pour le système à concevoir. Nous avons développé un outil, ARES (Automatic geneRation of Executable tests from SysML), qui transforme automatiquement cette spécification structurelle/comportementale des tests en scénarios simulables ou exécutables. Ceux-ci, analogues par construction, seront utilisés pour valider des modèles simulables du système (Matlab/Simulink) puis lors du processus de vérification finale du produit (avec un environnement TestStand). Nous présentons l'application de cet outil sur diverses études de cas associées à des produits Schneider Electric