Architecture et modèle de programmation pour accélérateurs reconfigurables dans les systèmesembarqués multi-cœurs.

Emerging trends in embedded systems andapplications need high throughput and low powerconsumption. Due to the increasing demand for lowpower computing and diminishing returns fromtechnology scaling, industry and academia are turningwith renewed interest toward energy efficienthardware accelerators. The main drawback ofhardware accelerators is that they are notprogrammable. Therefore, their utilization can be lowas they perform one specific function and increasingthe number of the accelerators in a system on chip(SoC) causes scalability issues. Programmableaccelerators provide flexibility and solve the scalabilityissues. Coarse-Grained Reconfigurable Array (CGRA)architecture consisting of several processingelements with word level granularity is a promisingchoice for programmable accelerator.Inspired by the promising characteristics ofprogrammable accelerators, potentials of CGRAs innear threshold computing platforms are studied andan end-to-end CGRA research framework isdeveloped in this thesis. The major contributions ofthis framework are: CGRA design, implementation,integration in a computing system, and compilationfor CGRA. First, the design and implementation of aCGRA named Integrated Programmable Array (IPA)is presented. Next, the problem of mappingapplications with control and data flow onto CGRA isformulated. From this formulation, several efficientalgorithms are developed using internal resources ofa CGRA, with a vision for low power acceleration.The algorithms are integrated into an automatedcompilation flow. Finally, the IPA accelerator isaugmented in PULP - a Parallel Ultra-Low-PowerProcessing-Platform to explore heterogeneouscomputing.La complexité des systèmes embarqués etdes applications impose des besoins croissants enpuissance de calcul et de consommation énergétique.Couplé au rendement en baisse de la technologie, lemonde académique et industriel est toujours en quêted'accélérateurs matériels efficaces en énergie.L'inconvénient d'un accélérateur matériel est qu'il estnon programmable, le rendant ainsi dédié à unefonction particulière. La multiplication desaccélérateurs dédiés dans les systèmes sur puceconduit à une faible efficacité en surface et pose desproblèmes de passage à l'échelle et d'interconnexion.Les accélérateurs programmables fournissent le boncompromis efficacité et flexibilité. Les architecturesreconfigurables à gros grains (CGRA) sontcomposées d'éléments de calcul au niveau mot etconstituent un choix prometteur d'accélérateursprogrammables.Cette thèse propose d'exploiter le potentiel desarchitectures reconfigurables à gros grains et depousser le matériel aux limites énergétiques dans unflot de conception complet.Les contributions de cette thèse sont unearchitecture de type CGRA, appelé IPA pourIntegrated Programmable Array, sa mise en œuvreet son intégration dans un système sur puce, avec leflot de compilation associé qui permet d'exploiter lescaractéristiques uniques du nouveau composant,notamment sa capacité à supporter du flot decontrôle. L'efficacité de l'approche est éprouvée àtravers le déploiement de plusieurs applications detraitement intensif. L'accélérateur proposé est enfinintégré à PULP, a Parallel Ultra-Low-PowerProcessing-Platform, pour explorer le bénéfice de cegenre de plate-forme hétérogène ultra basseconsommation