高速32位浮点乘法器设计

高性能乘法器是现代微处理器中的重要部件，是实时图像处理和数字信号处理的核心。相比定点乘法器而言，同样位宽的浮点乘法器可以提供更大范围的数据集与更高的数据精度。因此在数值计算、音视频信号处理、医疗影像识别、雷达等领域得到广泛的应用。目前，在高性能乘法器的实现中，制约其性能提高的因素主要有以下几个方面：部分积生成速度与面积的冲突、部分积的相加延迟过大、版图实现的规则性和紧凑性难以提高。本文针对以上几个因素，实现了一种基于“天一集成”SOC平台上的高速单精度浮点乘法器IP模块。该乘法器主要有以下几个特点： ⑴采用无符号的基4Booth编码，以及流水线分级结构，大大减少了每次乘法的部分积数量。 ⑵采用华莱士树型结构，可以在几个时钟周期内实现两个标准浮点数的乘法、乘累加、加减法运算。 ⑶在设计部分积生成阵列以及部分积相加阵列单元时，充分考虑到后端的版图设计，使版图具有很强的规则性和紧凑性，降低了乘法器后端布局布线的难度，大大提高了硅片面积的利用率通过仿真验证，结果表明，该乘法器可以工作在100M的时钟频率，计算精度精确到小数点后22位数，且版图面积只有0.33×0.16平方毫米，适合于实现并行计算。