MPEG-4运动估计模块VLSI设计

21世纪的人类社会是信息化的社会，就通信内容来说，它已不局限于简单的语音、文字信息，而是更进一步地，将图像视频信息纳入其中。数字化后的信息，尤其是视频信息具有数据海量性，视频压缩技术则凸现出其重要性。在众多的视频压缩标准中，MPEG-4是由ISO/IEC标准化组织提出的新一代的多媒体数据压缩编码标准，由于其压缩比高，成像清晰，灵活性好的特点，逐渐成为业界非常重要和有广泛影响力的视频压缩标准。运动估计和补偿是MPEG-4压缩标准中的非常重要的工具。由于运动估计模块庞大的计算量和存储数据带宽，带来了很大面积和功耗。这些因素对应用于手机单芯片方案中的MPEG-4编码器很重要。 本文在借鉴tree-based的结构基础上，提出了一种基于PDS快速搜索算法的运动估计模块的设计架构。文中详细解析了该模块实现的硬件结构，并从算法，门级，存储结构三个方面来介绍优化设计。在算法层次上，运动估计模块采用了(PDS)算法做为主要的搜索算法，并针对硬件实现增加了8×8块整数点优化搜索，该算法的搜索点数只有全搜索算法10％；在门级层次上，通过对算法流程的分析，减少多余搜索点的计算和寄存器宽度，提前结束SAD计算；在存储结构上，片外采用混合存储策略，片内有效利用数据重用，合理设计布局减少对外存的数据访问带宽。通过综合采用这些方法，使得运动估计模块的面积和功耗得到优化。模块采用VerilogHDL做RTL描述，基于TSMC90nmCMOS工艺库，采用SynopsysDesignCompiler综合。综合结果显示整个运动估计模块需要15.641K门的逻辑电路和28Kbit的存储单元来实现。在100Mhz的时钟下，该结构可实现水平和垂直搜索范围分别为[-16，+15]，半像素精度，最大支持VGA(640×480)图像格式，30fps的实时处理。