Add to ORKG进入21世纪后，集成电路发展迅猛。随着集成电路特征尺寸的缩小，数字集成电路的规模和集成度不断提高，这对数字集成电路设计特别是后端设计提出了越来越高的要求。时钟综合的质量关系着设计的各个方面:功耗，时序，面积等等。因此时钟树的综合是后端设计中需要特别关注的部分。后端设计中通常将时钟网络独立出来做设计。<br> 本文基于TSMC90nm工艺的S60TB芯片为例，运用IC compiler，Prime Time SI，Formality等EDA工具研究了后端设计中的时钟综合流程。S60TB芯片规模为400Kinstances，最高工作频率为180MHz。<br> 本文首先阐述了时钟的相关基本概念，指出了时钟综合结果的评判标准。<br> 其次，本文特别研究了目前业界较为流行的两种时钟结构:不对称树结构和鱼骨型结构。对于不对称树结构，作者研究了其在IC compiler中自动时钟树综合（Automatic clock tree synthesis，CTS）应用流程并提出了两点应用改良措施:改善时钟源点和改善时钟缓冲器类型。对于鱼骨型时钟结构，作者针对其Hspice仿真耗时长对工具需求多的缺点提出了一种快速实现的设计方法，并在这方法的基础上提出了三点应用改良措施:改善时钟级数，改善时钟应用结构，改善时钟缓冲器类型。通过对比时钟偏差，时钟延迟，时钟树器件数目，时钟树器件面积，时钟对称性等数据，证明了这些改良措施都是有效的。<br> 最后，作者总结了CTS和鱼骨型结构的优劣利弊，并提出了他们可能的使用范围。