Add to ORKG路选择技术可以有效降低指令缓存能耗开销,但已有方法通常会由于预测错误或更新机制复杂而引入额外的取指延迟,导致整体能效性降低.本文面向典型超标量处理器的指令缓存结构,提出了一种高能效的路选择融合技术(Combining Way Selective Cache,CWS-Cache).基于对路预测和路历史技术适用条件的分析,CWS-Cache在不同的取指场景中选择使用最佳路选择策略,有效降低了指令缓存的取指能耗,并通过缩短非对齐取指组的访问延迟提升处理器性能.实验表明,CWS-Cache将拥有8路组相联指令缓存的基础处理器取指能耗降低了84.98％,性能提升了3.50％.与已有的三种方法相比,CWS-Cache能效性分别提升了15.48％,14.13％和8.76％.国家"核高基"重大专项; 安全适用计算机CPU研发与应用项目中文核心期刊要目总览(PKU)中国科技核心期刊(ISTIC)中国科学引文数据库(CSCD)0112473-24793
オフチップアクセス速度が問題を解決するために,チップマルチプロセッサ(CMP)上には大容量のキャッシュが搭載されている.オンチップキャッシュ容量を有効に利用するためには,共有型キャッシュが望ましい.し...
面向按序执行处理器开展预执行机制的设计空间探索,并对预执行机制的优化效果随Cache容量和访存延时的变化趋势进行了量化分析.实验结果表明,对于按序执行处理器,保存并复用预执行期间的有效结果和在预执行访...
114 p.Thesis (Ph.D.)--University of Illinois at Urbana-Champaign, 1999.More specifically, we propose...
Way selective technique could reduce the instruction cache energy consumption significantly. However...
按序处理器凭借其在低成本、低功耗和高可扩展能力等方面的优势,越来越多地应用于多核处理器中.为进一步满足单线程程序的性能需求,有效提升按序处理器的访存性能至关重要.本文面向典型的单发射按序处理器提出一种...
本稿はNon-uniform Selective Way Cache(NSWC) の動的ウェイ切り替えによる組込みプロセッサの省エネルギー化手法の提案を行う．NSWC は，消費エネルギーの観点で異なる...
受“存储墙”和“功耗墙”影响,末级高速缓存污染会造成严重的性能损失和能耗开销.针对单纯基于硬件或软件的传统优化方法无法有效地识别局部性差的数据,且存在一定的优化空间的问题,提出一种软硬件协作的末级高速...
近年のマイクロプロセッサには処理性能を維持しつつ消費電力を削減することが求められている． 本稿では，その削減のためマイクロプロセッサとメインメモリの間に存在する動作速度の隔たりを利用する．ク リティカ...
DAシンポジウム2008 : システムLSI設計技術とDA : 2008年8月26日(火)-27日(水) : 静岡本稿では，組込みシステムにおけるメモリシステムの消費エネルギー削減を目的として，一回あ...
製造上の欠陥を含むチップであっても、欠陥箇所がチップの機能に影響を与えないように無効化することにより良品チップとして使用することができる。鍵となるアイデアは、いくつかの部分回路が独立して機能するように...
本稿では，マイクロプロセッサベース組込みシステムのソフトウェアレベル消費エネルギー削減手法を提 案する．提案手法はオペランドのデータをシフトし符号拡張ビット部の信号遷移を削減することにより消費エネル ...
[[abstract]]相變化記憶體 (Phase-Change Memory, PCM) 因為具有非揮發性、相對於 DRAM 高 2 ~ 4 倍的儲存密度、極低的靜態功率消耗、較 Flash Mem...
DAシンポジウム2007(システムLSI設計技術とDA) : 2007年8月29日(水)～30日(木) : 静岡本稿ではCPU コア，オンチップメモリおよびオフチップメモリを含む総消費エネルギーを削減...
本稿では，低消費エネルギー化を実現する新しい命令キャッシュ・アーキテクチャとして、ヒストリ・ベース・ルックアップ・キャッシュ（HBLキャッシュ）を提案する。また、ベンチマーク・プログラムを用いた定量的...
情報処理学会九州支部若手の会セミナー 日時:2007年9月3,4日 会場:国民宿舎 波戸岬（唐津市）近年，LSI の微細化が進み製造ばらつきが深刻になっている．特にチップ内で発生するトランジスタ 特性...
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