Contribution aux architectures adaptatives : Etude de l'efficacité énergétique dans le cas des applications à parallélisme de données

My PhD project focuses on Dynamic Adaptive Runtime parallelism and frequency scaling techniques in coarse grain reconfigurable hardware architectures. This new architectural approach offers a set of new features to increase the flexibility and scalability for applications in an evolving environment with reasonable energy cost. In this architecture, the parallelism granularity and running frequency can be reconfigured by using partial and dynamic reconfiguration. The adaptive method and architecture have been already developed and tested on FPGA platforms. The measurements and results analysis based on DWT show that the energy efficiency is adjustable dynamically by using our approach. The main contribution to the research project involves an auto-adaptive method development; this means using partial and dynamic reconfiguration can reconfigure the parallelism granularity and running frequency of application. The adaptive method by adjusting the parallelism granularity and running frequency is tested with the same application. We are presenting results coming from implementations of Image processing key application and analyses the behavior of this architecture on these applications.Cette thèse s'inscrit dans le cadre de la conception d'architectures reconfigurables. Plus précisément, il concerne les architectures matérielles adaptatives, ces dernières pouvant être modifiées du point de vue de leurs caractéristiques matérielles au cours de l'exécution d'une application. Nous présentons une méthodologie d'auto-configuration d'une architecture reconfigurable dynamiquement ainsi qu'une architecture permettant d'illustrer l'utilisation de la méthode. L'objectif de la méthode est de réduire la consommation d'énergie en garantissant le respect des contraintes à tout instant. La méthodologie proposée s'adresse aux architectures reconfigurables à grain épais, puisque l'unité fonctionnelle matérielle correspond à une fonction de haut niveau d'abstraction (IDWT, etc.), même si la réalisation de l'architecture est basée sur l'utilisation d'une structure reconfigurable à grain fin (FPGA). Le besoin d'adaptation choisi concerne principalement deux cas de figures. Premièrement, répondre aux variations dynamiques de la charge de calcul en cours de traitement : un accroissement ou une réduction du débit de données conduit à une inadéquation entre l'architecture et son environnement. Deuxièmement, s'adapter aux variations dynamiques de la structure de l'algorithme : dans certaines applications les traitements à effectuer changent en fonction des données qui arrivent