Architecture de décodeur de code produit haut débit

Ce papier propose une nouvelle architecture d'un turbo décodeur, permettant de traiter un débit d'information élevé et utilisant comme code correcteur d'erreurs un code produit. Elle est indépendante du code élémentaire choisi (convolutif ou en bloc linéaire) et de l'algorithme de décodage utilisé. Elle prend en compte le parallélisme lié aux propriétés de la matrice générée par un code produit permettant l'emploi d'un seul plan mémoire simple-port. Une complexité m fois plus grande du décodeur permet l'obtention d'une vitesse de décodage m2 fois plus élevée