Architecture et conception d'un circuit turbo-decodeur de codes produits

Cet article aborde l'intégration sur silicium d'un algorithme original de décodage itératif des codes produits à entrée et sorties pondérées. Les performances de cet algorithme en terme de taux d'erreurs binaires sont aussi bonnes que celles des turbo-codes convolutifs. Les solutions proposées, tant pour l'architecture du circuit que pour la mémorisation des résultats et données, permettent de conclure à la faisabilité d'un circuit turbo-décodeur de codes produits. De plus nos simulations montrent que la dégradation des performances du circuit est très faible malgré les contraintes d'intégration (quantification, etc...)