Fehlerinjektionstechniken in SystemC-Beschreibungen mit Gate- und Switch-Level Verhalten

Zur Beschreibung elektronischer Systeme hat SystemC inzwischen eine festen Platz in der Entwurfslandschaft gefunden. Ein wesentlicher Vorteil eines SystemC-Modells ist die bereits vorhandene Möglichkeit einer Simulation. Neben der rein funktionalen Simulation zur Entwurfsvalidierung ergeben sich für eine Simulation mit injizierten Fehlern zusätzliche Herausforderungen. In dieser Arbeit werden diverse Techniken zur Fehlerinjektion in SystemC vorgestellt. Einige vergleichende Experimente helfen diese Techniken zu bewerten. Anschließend werden einige Modelle präsentiert, die es gestatten, SystemC auch auf niederen Ebenen des Hardwareentwurfs einzusetzen. Mit den vorgeschlagenen Methoden eröffnet sich hiermit die Möglichkeit einer genauen Untersuchung zur Auswirkung von Hardwarefehlern in digitalen Schaltungen mit Hilfe von SystemC