Progettazione VLSI di un coprocessore matematico per sistemi embedded

Il presente lavoro di tesi ha avuto come obiettivo la realizzazione, mediante linguaggio VHDL, di un coprocessore matematico che lavorasse sui numeri in formato floating point (FPU). La FPU è stata realizzata per essere interfacciata al LEON, un processore realizzato in VHDL dall’Agenzia Spaziale Europea (oggi mantenuto dalla Gaisler Research, Svezia) che è disponibile in open source e può essere utilizzato per realizzare il core all’interno di sistemi embedded. Si è iniziato studiando il LEON e concentrando l’attenzione sull’interfaccia predisposta per fargli lavorare in parallelo un coprocessore. Sono stati poi studiati i modi che vengono utilizzati per rappresentare i numeri nei sistemi di elaborazione dell’informazione e lo standard IEEE per la rappresentazione dei numeri in virgola mobile. È stata quindi studiata l’aritmetica in virgola mobile, in particolare si sono studiati gli algoritmi per le operazioni base e lo standard IEEE. Dopo aver fatto lo studio delle poche FPU presenti in letteratura sono state scelte le specifiche e l’architettura della FPU. La FPU è stata realizzata in VHDL e : ·Lavora in Singola Precisione (32-bit). ·Realizza le operazioni di : o Addizione, Sottrazione, Moltiplicazione, Divisione, Radice quadrata, Valore assoluto e Negazione. ·È conforme allo standard IEEE-754 e ne contempla sia i 4 tipi di arrotondamento, sia le eccezioni previste. Dopo questa fase la FPU è stata sottoposta alla verifica del UCBTEST, un test che esamina il comportamento dei dispositivi che utilizzano l'aritmetica in virgola mobile con lo standard IEEE 754 sviluppato a Berkeley presso la University of California che consiste nel mandare in ingresso alla FPU degli operandi prestabiliti ed il tipo di arrotondamento voluto e nel verificare che l'uscita sia identica a quella che ci si attende. Tenendo conto della predisposizione del LEON è stata realizzata l’interfaccia per connettergli la FPU. Infine la FPU e l’Interfaccia sono state sintetizzate con il programma Design Compiler di Synopsys in tecnologia CMOS 0,18 µm standard cell, con libreria tecnologica HCMOS8DLL (Device Low Leakage), progettata per minimizzare il consumo di potenza e che può essere alimentata con una tensione che va da 1,2 V a 1,95 V