Méthodologie de conception d’architectures reconfigurables dynamiquement pour des applications temps-réel

Despite promising capabilities, FPGAs partial reconfiguration feature is not anchored in the industry yet, mostly for two reasons. First of all, Xilinx controller shows low performance and might introduce a large time overhead compared to the task period, incompatible with the use of partial reconfiguration. Also, developing such a dynamic application requires an extra design effort compared to a static solution for developing scheduling strategies. Indeed, it is impossible to evaluate an architecture and/or a scheduling algorithm to verify that real-time constraints are met before the implementation step.This thesis offers solutions to the issues previously mentioned. We will first introduce FaRM, a Fast Reconfiguration Manager reaching partial reconfiguration theoretical limits thanks to an efficient compression algorithm and an optimised architecture. Then, we present RecoSim, a high-level SystemC simulator for reconfigurable architectures. It makes use of FaRM reconfiguration overhead cost model to allow for developing and verifying scheduling algorithms. Finally, we will show how these contributions are used inside FoRTReSS, aFlow for Reconfigurable archiTectures in Real-time SystemS compliant with Xilinx partial reconfiguration design flow.This work was carried out in the framework of project ARDMAHN, sponsored by the French National Research Agency.La reconfiguration dynamique des FPGA, malgré des caractéristiques intéressantes, peine à s’installer dans l’industrie principalement pour deux raisons. Tout d’abord, les performances du contrôleur natif développé par Xilinx sont faibles et pourront résulter en un rapport entre le temps de reconfiguration et la période de la tâche trop important pour une implémentation dynamique. Ensuite, le développement d’une application reconfigurable dynamiquement demande un effort plus conséquent, notamment concernant l’ordonnancement des tâches. Il est en effet impossible d’évaluer une architecture et/ou un algorithme d’ordonnancement pour vérifier si l’application respectera bien ses contraintes de temps avant la phase d’implémentation.Cette thèse s’inscrit dans ce contexte et propose des solutions aux problématiques énoncées précédemment. Dans un premier temps, nous présenterons FaRM, un contrôleur de reconfiguration dynamique capable d’atteindre les limites théoriques de la technologie grâce à un algorithme de compression efficient et une architecture optimisée. Ensuite, nous présenterons RecoSim, un simulateur d’architectures reconfigurables en SystemC modélisant à un haut niveau d’abstraction un tel système. Basé sur un modèle de coût du temps de reconfiguration avec FaRM, RecoSim permet notamment le développement et l’évaluation d’algorithmes d’ordonnancement, qui sont des éléments clés des architectures temps-réel. Finalement, nous montrerons comment ces premières contributions sont utilisées au sein de FoRTReSS, un flot d’exploration d’architectures intégré avec les outils de développement Xilinx.Ces travaux ont été effectués dans le cadre du projet ANR ARDMAHN