Implementation of operational device of floating point adder/subtractor for superscalar processor kernel

В цій статті описаний операційний пристрій суматора/віднімача з плаваючою комою для ядра суперскалярного мікропроцесора та спеціалізованих апаратних засобів на ПЛІС. Суматор розроблено як набір комбінаційних схем, без використання елементів пам’яті й мікропрограмного керування. Для реконфігурації суматора на обробку операндів потрібного формату не потребується ніяких додаткових дій, крім подачі на його керуючі входи сигналу оброблюваного формату.This article describes addition/subtraction device operating on floating point numbers designed for cores of superscalar microprocessors and specialized hardware built using FPGA. The adder is designed as a set of combinational circuits without memory elements and without microprogram management. No additional actions are required for the adder to be reconfigured for processing operands of a required format but setting the required format into its control inputs