Gestion des erreurs et environnement d'estimation de l'énergie pour les architectures calculant sous le seuil tolérantes aux erreurs

Dynamic voltage scaling (DVS) technique is primarily used in digital design to enhance the energy efficiency by reducing the supply voltage of the design. However reduction in Vdd augments the impact of variability and timing errors in sub-nanometer designs. The main objective of this work is to handle timing errors, and to formulate a framework to estimate energy consumption of error resilient applications in the context of near-threshold regime (NTR). In this thesis, Dynamic Speculation based error detection and correction is explored in the context of adaptive voltage and clock overscaling. Apart from error detection and correction, some errors can also be tolerated or, in other words, circuits can be pushed beyond their limits to compute incorrectly to achieve higher energy efficiency. The proposed error detection and correction method achieves 71% overclocking with 2% additional hardware cost. This work involves extensive study of design at gate level to understand the behaviour of gates under overscaling of supply voltage, bias voltage and clock frequency (collectively called as operating triads). A bottom-up approach is taken: by studying trends of energy vs. error of basic arithmetic operators at transistor level. Based on the profiling of arithmetic operators, a tool flow is formulated to estimate energy and error metrics for different operating triads. We achieve maximum energy efficiency of 89% for arithmetic operators like 8-bit and 16-bit adders at the cost of 20% faulty bits by operating in NTR. A statistical model is developed for the arithmetic operators to represent the behaviour of the operators for different variability impacts. This model is used for approximate computing of error resilient applications that can tolerate acceptable margin of errors. This method is further explored for execution unit of a VLIW processor. The proposed framework provides quick estimation of energy and error metrics of a benchmark programs by simple compilation in a C compiler. In the proposed energy estimation framework, characterization of arithmetic operators is done at transistor level, and the energy estimation is done at functional level. This hybrid approach makes energy estimation faster and accurate for different operating triads. The proposed framework estimates energy for different benchmark programs with 98% accuracy compared to SPICE simulation.La technique de l'adaptation dynamique de la tension d'alimentation est principalement utilisée dans la conception numérique afin d'améliorer l'efficacité énergétique en réduisant la tension d'alimentation de l'architecture. Cependant, la diminution de Vdd augmente l'impact de la variabilité et les erreurs temporelles dans les conceptions sous-nanométriques. L'objectif principal de ce travail est de gérer les erreurs temporelles et de formuler un framework pour estimer la consommation d'énergie d'applications résistantes aux erreurs dans le contexte de régime proche du seuil (NTR). Dans cette thèse, la détection et la correction d'erreurs basées sur la spéculation dynamique sont explorées dans le contexte de l'adaptation dynamique de la tension d'alimentation et de la fréquence d'horloge. Outre la détection et la correction des erreurs, certaines erreurs peuvent être également tolérées ou, en d'autres mots, les circuits peuvent être poussés au-delà de leurs limites pour calculer avec une précision réduite afin d'obtenir une plus grande efficacité énergétique. La méthode de détection et de correction d'erreur proposée atteint 71% d'augmentation de fréquence avec 2% de coût matériel supplémentaire. Ce travail implique une étude approfondie de la conception au niveau porte logique pour comprendre leur comportement sous l'augmentation de la tension d'alimentation, la tension de polarisation et la fréquence d'horloge. Une approche ascendante est réalisée en étudiant les tendances de l'énergie par rapport à l'erreur des opérateurs arithmétiques basiques au niveau transistor. Sur la base du profilage des opérateurs arithmétiques, un flot d’outil est proposé pour estimer les métriques d’énergie et d’erreurs pour différentes configurations. Nous atteignons une réduction énergétique de 89\% au maximum pour des opérateurs tels que les additionneurs 8 et 16 bits pour un coût de 20% de bits fautifs en opérant en NTR. Un modèle statistique est développé pour les opérateurs arithmétiques pour représenter leur comportement pour différentes variabilités. Ce modèle est utilisé pour des applications tolérantes aux erreurs que sont les calculs approximatifs qui peuvent accepter une marge d’erreurs. Cette méthode est également explorée pour l’unité d’exécution d’un processeur VLIW. Le framework proposé fournit une estimation rapide de l’énergie et des erreurs en fonction d’une application de test par une simple compilation via un compilateur de langage C. Dans le framework proposé pour l’estimation d’énergie, la caractérisation des opérateurs arithmétiques est effectuée au niveau transistor, et l’estimation énergétique est effectuée au niveau fonctionnel. Cette approche hybride permet une estimation rapide et précise pour les différentes configuration. Le framework proposé atteint une précision de 98% comparé à des simulations SPICE