Parallel Optimization of Logic Circuits

Tato práce se zabývá rozdělováním logického obvodu na vhodné části, které následně paralelně resyntetizuje za účelem dosažení lepšího konečného výsledku, než kdyby se obvod resyntetizoval vcelku. Představen je vlastní algoritmus pro rozdělování. Výstupy obou variant zpracování obvodu jsou porovnány řadou experimentů. Vyhodnocen je i časový přínos, který do resyntézy vnáší rozdělování.This thesis introduces the logic circuit division into appropriate parts, which are subsequently resynthesised in parallel. There is a purpose to get better final result than the whole circuit resynthesis. The own algorithm of circuit division is introduced. The results of both optimizing methods are compared by a large set of experiments. Time improving brought by division is also evaluated